Empresa tecnològica de Casteldefels busca cobrir 1 lloc de FPGA Enginyer/a per a diferents projectes. Contracte indefinit per a cobertura del 2% de discapacitat. Treball mixt de teletreball i presencial. Horari adaptable. salari 3214 € bruts mensuals x 14 pagues anuals. Funcions: Diseny de mòduls per a interfaces FPGA, Implementar i depurar projectes, treballar amb estàndars ECSS. Perfil: Enginyer/a informàtic/a, telecomunicacions, etc. Anglés i espanyol avançat. C, Python, Vunit, cocotb, UVM, buses AXI,Escriure cores HDL en VHDL/Verilog - Escriure bancs de proves de verificació y models per a cores HDL en Python i VHDL/Verilog - Implementar i depurar projectes en FPGA. - Diseño de módulos para interfaces FPGA. - Treballar amb buses estàndar i protocols com AXI, SPI, Ethernet, LVDS - Assegurar la validació de disenys a través del fluxe CI/CD - Preparar la documentació del projecte - Conèixer i haver treballat prèviament amb estàndars del ECSS- Experiència 1 mesos. Enginyeria tècnica en telecomunicacions- LLICENCIATURA O ENGINYERIA- llicenciatura o enginyeria - telecomunicació- anglès (parlat superior, escrit superior)- espanyol (parlat superior, escrit superior)- Competències / coneixements: - VHDL, Verilog o SystemVerilog - Experiència amb buses AXI, SPI, I2C, ethernet o altres. - Coneixement de simuladors HDL, frameworks i metodologíes (Vunit, cocotb, UVM, QuestaSim, VCS...) - C - Python - Coneixement d'estàndars del ECSS- Contracte laboral indefinit- Jornada completa- Salari mensual brut 3214- Altres beneficis: Flexibilitat horària, entrada entre 8 i les 10 h.